笔记
整个课程设计可以分为三块：
- 基础的关系代数
- 组合逻辑分析设计
- 时序电路分析设计
- Verilog（虽然最后还是决定不考这一部分）
真题
第一题 填空题
工艺细节，命名细节
VHDL；FPGA
第二大题
D 触发器实现分频器
第三大题
- 比较器设计
- D 触发器实现 JK 触发器
第四大题
- 数据选择器实现四人表决器（最难的一题）
- 补码加法运算
- 按位与运算
- 给定状态自行设计编码，使用 D 触发器实现
- JK 触发器实现模 6 自启动计数器
整个课程设计可以分为三块：
工艺细节，命名细节
VHDL；FPGA
D 触发器实现分频器